65 nm闪存芯片擦除时间退化的优化设计

• 作者: 刘明 刘璟 呼红阳 张坤 毕津顺 谢元禄 霍长兴
• 来源期刊: 电子科技大学学报
• 学科: 工学
• 关键词: 擦除退化 闪存 氧化层陷阱 可靠性 阶梯脉冲电压
• 年，卷（期）: 2019,（4）
• 所属期刊栏目: 通信与信息工程
• 页码范围: 492-497
• 页数: 6页
• 分类号: TN4|O47
• 字数: 3813字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-0548.2019.04.003

摘要

随着制造工艺进入65 nm节点,闪存的可靠性问题也越来越突出,其中闪存芯片擦除速度随着擦写循环的增加出现明显退化.该文从单个存储器件的擦写退化特性入手,详细讨论了隧穿氧化层缺陷的产生原因、对器件性能的影响及其导致整个芯片擦除时间退化的内在机理,并提出针对性的优化方案:采用阶梯脉冲电压擦写方式减缓存储单元退化;对非选中区块进行字线浮空偏置以抑制擦除时的阵列干扰.该文基于65 nm NOR Flash工艺平台开发了128 Mb闪存芯片,并对该方案进行了验证,测试结果表明,采用优化设计方案的芯片经过10万次擦写后的Sector擦除时间为104.9 ms,较采用常规方案的芯片(大于200 ms)具有明显的提升.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘明	中国科学院微电子研究所	207	1983	20.0	38.0
2	张坤	中国科学院微电子研究所	71	777	13.0	26.0
3	毕津顺	中国科学院微电子研究所	37	78	5.0	6.0
4	刘璟	中国科学院微电子研究所	9	16	3.0	3.0
8	呼红阳	中国科学院微电子研究所	2	0	0.0	0.0
9	谢元禄	中国科学院微电子研究所	4	29	3.0	4.0
10	霍长兴	中国科学院微电子研究所	2	0	0.0	0.0