Verilog HDL数字钟电路的设计研究

• 作者: 李冠霖 张宝玲
• 来源期刊: 无线互联科技
• 关键词: Verilog HDL 数字钟电路 电路设计
• 年，卷（期）: 2021,（4）
• 所属期刊栏目: 设计分析
• 页码范围: 67-68
• 页数: 2页
• 语种: 中文
• DOI: 10.3969/j.issn.1672-6944.2021.04.029

摘要

使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Verilog HDL编程语言应用到数字钟电路的设计内,可提升数字钟电路的功能性与实用性.