Verilog HDL设计实例及其仿真与综合

• 作者: 应建华 王长宏 邹雪城 陈朝阳
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: Verilog HDL,电子设计自动化,数字电子系统,系统仿真 逻辑综合
• 年，卷（期）: 2001,（12）
• 所属期刊栏目: 计算机应用
• 页码范围: 19-22
• 页数: 4页
• 分类号: TP39
• 字数: 2553字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2001.12.008

摘要

介绍了Verilog HDL的特点;讨论了EDA技术的设计思路;针对数字电子系统,用Verilog HDL设计了一个篮球30秒计时器,并在Cadence和Synopsys环境下成功地进行了仿真和逻辑综合.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邹雪城	华中科技大学图像识别与人工智能研究所	310	2261	21.0	31.0
2	陈朝阳	华中科技大学图像识别与人工智能研究所	43	354	11.0	16.0
3	应建华	华中科技大学图像识别与人工智能研究所	58	422	11.0	17.0
4	王长宏	华中科技大学图像识别与人工智能研究所	1	31	1.0	1.0