时序逻辑方式构成的乘法器的VHDL设计

• 作者: 张霞 赵仁厚
• 来源期刊: 无线电工程
• 学科: 工学
• 关键词: VHDL EDA 仿真 综合
• 年，卷（期）: 2001,（z1）
• 所属期刊栏目: 器材篇
• 页码范围: 261-263
• 页数: 3页
• 分类号: TP3
• 字数: 671字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-3106.2001.z1.088

摘要

本文应用VHDL语言设计了一个以时序逻辑方式构成的8位乘法器,节省了硬件芯片资源,给出了仿真波形.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张霞	华中理工大学汉口分校	6	9	2.0	3.0
2	赵仁厚		3	0	0.0	0.0