多相测试时钟低功耗BIST调度

• 作者: 张弘 徐东明 李玉山
• 来源期刊: 系统工程与电子技术
• 学科: 工学
• 关键词: 测试调度 内建自测试 可测性设计
• 年，卷（期）: 2004,（9）
• 所属期刊栏目: 电子技术
• 页码范围: 1162-1164,1191
• 页数: 4页
• 分类号: TN43
• 字数: 3590字
• 语种: 中文
• DOI: 10.3321/j.issn:1001-506X.2004.09.003

摘要

内建自测试(BIST)是解决系统芯片(SoC)测试问题的首选可测性设计方法.为了缩短SoC中的BIST测试时间,应该使尽可能多的BIST模块并行测试.然而过度的并行会引起测试功耗过高,对SoC产生不利的影响.为了改善这个问题,提出了基于多相测试时钟以及在峰值功耗的限制下,通过遗传算法对各BIST模块进行时钟相位分配与时序安排的优化调度算法,使SoC在测试时间得到优化.通过对ISCAS标准电路组成的SoC进行算法仿真,实验结果表明这种方法可以有效地组织测试,提高测试效率.