一种高速RS译码器的FPGA实现

• 作者: 严来金 李明 王梦
• 来源期刊: 电子技术应用
• 关键词: RS译码 FPGA 流水线 关键方程 规则结构
• 年，卷（期）: 2005,（1）
• 所属期刊栏目: 集成电路应用
• 页码范围: 75-77
• 页数: 3页
• 字数: 2284字
• 语种: 中文
• DOI: 10.3969/j.issn.0258-7998.2005.01.027

摘要

结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块--解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用.该结构的特点是:控制单元简单;模块结构非常规则,易于用Verilog HDL实现;可应用于高速通信场合.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李明	上海大学微电子中心	102	378	10.0	16.0
2	严来金	上海大学微电子中心	3	32	3.0	3.0
3	王梦	上海大学微电子中心	4	32	3.0	4.0