一种高速Viterbi译码器的设计与实现

• 作者: 乔树山 仇玉林 李刚 黑勇
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: Viterbi译码器 高速设计 FPGA AWGN
• 年，卷（期）: 2007,（5）
• 页码范围: 1886-1889
• 页数: 4页
• 分类号: TN492
• 字数: 3247字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2007.05.090

摘要

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在Stratix II FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231 Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李刚	中国科学院微电子研究所	206	2926	26.0	46.0
2	黑勇	中国科学院微电子研究所	86	477	11.0	16.0
3	仇玉林	中国科学院微电子研究所	54	383	10.0	17.0
4	乔树山	中国科学院微电子研究所	53	272	9.0	14.0