高速Viterbi译码器的FPGA实现

• 作者: 刘小林 匡镜明 张健 王华
• 来源期刊: 电讯技术
• 学科: 工学
• 关键词: 卷积码 FPGA Viterbi译码器
• 年，卷（期）: 2006,（3）
• 所属期刊栏目: 基金项目论文
• 页码范围: 37-41
• 页数: 5页
• 分类号: TN911.22
• 字数: 3799字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-893X.2006.03.008

摘要

提出了一种高速Viterbi译码器的FPGA实现方案.该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗.译码器的最高输出数据速率可以达到90 Mbps.译码器的性能仿真和FPGA实现验证了该方案的可行性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张健	北京理工大学信息科学技术学院	29	197	8.0	13.0
2	王华	北京理工大学信息科学技术学院	56	519	12.0	20.0
3	匡镜明	北京理工大学信息科学技术学院	133	792	14.0	20.0
4	刘小林	北京理工大学信息科学技术学院	3	30	2.0	3.0