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摘要:
介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟.从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%.
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文献信息
篇名 对加法器CCS进位链的改进
来源期刊 北京大学学报(自然科学版) 学科 工学
关键词 进位链 加法器 CCS CSS 传输延迟时间
年,卷(期) 2006,(3) 所属期刊栏目 研究论文
研究方向 页码范围 371-374
页数 4页 分类号 TP3
字数 1404字 语种 中文
DOI 10.3321/j.issn:0479-8023.2006.03.017
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 赵宝瑛 北京大学信息科学技术学院微电子研究院 13 80 5.0 8.0
2 甘学温 北京大学信息科学技术学院微电子研究院 13 141 7.0 11.0
3 吴珂 北京大学信息科学技术学院微电子研究院 2 31 2.0 2.0
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研究主题发展历程
节点文献
进位链
加法器
CCS
CSS
传输延迟时间
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
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期刊影响力
北京大学学报(自然科学版)
双月刊
0479-8023
11-2442/N
16开
北京海淀北京大学校内
2-89
1955
chi
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