90 nm CMOS工艺下串扰延迟及其测量电路的研究

• 作者: 余宁梅 杨媛 高勇
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 超深亚微米(UDSM) 串扰延迟 CMOS工艺
• 年，卷（期）: 2007,（1）
• 页码范围: 9-12
• 页数: 4页
• 分类号: TN4
• 字数: 2022字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2007.01.003

摘要

仿真分析了90 nm CMOS工艺中串扰延迟的趋势,结果表明,90 nm CMOS工艺下1 mm的连线延迟远大于单位门的延迟,最坏情况下1 mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用.提出了一种用于测量超深亚微米工艺串扰延迟的新型电路,电路主要由VCO和几个触发器组成,采用HSPICE对电路进行了仿真,结果表明所提出的电路最大测量误差为1.33%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	高勇	西安理工大学电子工程系	189	1184	15.0	26.0
2	杨媛	西安理工大学电子工程系	92	559	12.0	19.0
3	余宁梅	西安理工大学电子工程系	97	476	11.0	15.0