90 nm CMOS工艺下3×VDD 容限静电检测电路

• 作者: 刘红侠 朱嘉 杨兆年
• 来源期刊: 西安电子科技大学学报（自然科学版）
• 学科: 工学
• 关键词: 检测电路 静电泄放 反馈 泄漏特性 叠加晶体管
• 年，卷（期）: 2015,（1）
• 页码范围: 56-61,206
• 页数: 7页
• 分类号: TN495
• 字数: 3511字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-2400.2015.01.009

摘要

提出一种90 nm 1.2 V CMOS工艺下只用低压器件的新型3×VDD 容限的静电检测电路.该电路利用纳米工艺 MOSFET的栅极泄漏特性和反馈技术来控制触发晶体管并进而开启箝位器件(可控硅整流器)，同时采用多级叠加结构以承受高电压应力.在静电放电时，该电路能产生38 mA的触发电流.在3×VDD 电压下工作时，每个器件都处于安全电压范围，在25℃时漏电流仅为52 nA.仿真结果表明，该检测电路可成功用于3×VDD 容限的接口缓冲器.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘红侠	西安电子科技大学宽禁带半导体材料与器件教育部重点实验室	91	434	10.0	15.0
2	杨兆年	西安电子科技大学宽禁带半导体材料与器件教育部重点实验室	5	11	2.0	3.0
3	朱嘉	西安电子科技大学宽禁带半导体材料与器件教育部重点实验室	4	4	1.0	1.0