改进型booth华莱士树的低功耗、高速并行乘法器的设计

• 作者: 余宁梅 宋连国 张玉伦 王定
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 乘法器 Booth编码 华莱士树 (k:2)压缩器 最终加法器 分割算法
• 年，卷（期）: 2007,（1）
• 页码范围: 252-255
• 页数: 4页
• 分类号: TP3
• 字数: 2784字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2007.01.067

摘要

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	余宁梅	西安理工大学电子工程系	97	476	11.0	15.0
2	王定	西安理工大学电子工程系	4	27	2.0	4.0
3	宋连国	西安理工大学电子工程系	5	32	3.0	5.0
4	张玉伦	西安理工大学电子工程系	2	29	2.0	2.0