一种串行结构的2,1,7卷积码维特比译码器的FPGA实现

• 作者: 刘荣科 王闰昕 黄华柱
• 来源期刊: 遥测遥控
• 学科: 工学
• 关键词: 卷积码 维特比译码器 FPGA 串行
• 年，卷（期）: 2009,（3）
• 所属期刊栏目: 论文与技术报告
• 页码范围: 54-58
• 页数: 5页
• 分类号: TN914-3
• 字数: 4340字
• 语种: 中文

摘要

卷积码在通信系统中得到了极为广泛的应用,其中约束长度K=7,码率为1/2的卷积码己经成为商业卫星通信系统中的标准编码方法.但是,目前的维特比译码器消耗的资源过多,制约了它的应用,因此迫切需要实现资源消耗少的维特比译码器.丈中提出一种(2,1,7)卷积码维特比译码器的实现方案,该译码器采用串行结构的加/比,选模块,将加/比/选模块、最小路径判决和度量存储作为一个整体来设计,并采用两个存储器存储路径度量值,进行乒乓操作.这样设计的好处是一方面提高了速度,另一方面节省了资源.该译码器还对传统的回溯模块进行改良,与已有的串行结构的译码器相比,在速度相同的前提下,消耗的资源节省了80%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘荣科	北京航空航天大学电子信息工程学院	79	339	9.0	14.0
2	王闰昕	北京航空航天大学电子信息工程学院	3	19	1.0	3.0
3	黄华柱	北京航空航天大学电子信息工程学院	2	2	1.0	1.0