串行SCL极化码译码器

• 作者: 刘丽华 梁利平 管武
• 来源期刊: 微电子学与计算机
• 关键词: 极化码SCL译码器 串行 资源消耗低 FPGA实现
• 年，卷（期）: 2018,（12）
• 页码范围: 64-69
• 页数: 6页
• 分类号: TP302
• 语种: 中文

摘要

基于列表的极化码串行抵消译码算法(SCL算法)可以改善中短码长的误码性能,但其递归结构大大降低了译码吞吐率,但同时也带来了大的硬件复杂度和硬件资源消耗.本文提出了非递归结构的基于似然比的列表串行抵消译码算法(LLR-SCL算法),设计了码长为1 024比特、搜索路径为2的LLR-SCL译码器.仿真测试表明,该译码器具有较好的误码性能,且在Xilinx XC7V2000 FPGA上主频可以达到227 MHz,占用硬件资源较低,复杂度小.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	梁利平	中国科学院微电子研究所	47	126	7.0	9.0
2	管武	中国科学院微电子研究所	11	12	1.0	3.0
3	刘丽华	中国科学院微电子研究所	27	96	5.0	9.0