基于FPGA的自适应锁相环设计

• 作者: 何苏勤 詹明静
• 来源期刊: 电子设计工程
• 学科: 工学
• 关键词: 相干解调 PLL FPGA EP3C10F256C8
• 年，卷（期）: 2010,（9）
• 页码范围: 147-150,154
• 分类号: TN911
• 字数: 3989字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-6236.2010.09.043

摘要

利用锁相环进行载波跟踪是获取本地栽波的一种重要方法,针对锁相环的噪声性能和跟踪速度不能同时达到最优的限制,在锁相环PLL中引入自适应模块,根据环路所处的环境自适应对PLL环路参数做出调整.设计中利用仿真软件MATLAB对自适应锁相环进行仿真,并在FPGA硬件板上利用VHDL编程实现.在载波信号为10 MHz、采样率为80 MHz的条件下,设计的自适应锁相环在噪声水平较小时跟踪速度提高了0.5 μs左右,在噪声水平较高时相位抖动降低了0.01 tad左右.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	詹明静	北京化工大学计算机应用技术系	1	8	1.0	1.0