基于 FPGA 的全数字锁相环设计与实现

• 作者: 赵秋明 闭宇铭
• 来源期刊: 信息通信
• 学科: 医学
• 关键词: 全数字锁相环 Verilog 曼彻斯特码 HDB3码
• 年，卷（期）: 2012,（3）
• 页码范围: 60-61
• 分类号: R318.0
• 字数: 1252字
• 语种: 中文

摘要

针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用 Verilog 编程语言,通过 Quartus ii 软件仿真,设计了一款基于 FPGA 的全数字锁相环.该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera 公司生产的 Cyclone iii 系列 FPGA 芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	赵秋明	桂林电子科技大学信息与通信学院	48	209	8.0	11.0
2	闭宇铭	桂林电子科技大学信息与通信学院	1	3	1.0	1.0