基于FPGA的流水线珠算加法器设计

• 作者: 王悦 陈涛
• 来源期刊: 科学技术与工程
• 学科: 工学
• 关键词: 加法器 珠算口诀 流水线 数据相关 FPGA
• 年，卷（期）: 2013,（32）
• 所属期刊栏目: 研究简报
• 页码范围: 9730-9733,9737
• 页数: 5页
• 分类号: TP332.21
• 字数: 2269字
• 语种: 中文

摘要

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大.根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器;并在Xilinx Virtex-Ⅱ的FPGA上实现了设计方案.在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率;并采用数据调度模块解决流水线上“数据相关”问题.仿真结果表明,32位珠算加法器平均运算仅需0.712 ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍.这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王悦	太原理工大学信息工程学院	8	16	2.0	3.0
2	陈涛	太原理工大学信息工程学院	4	7	1.0	2.0