基于FPGA最大迭代次数可变的LDPC译码器设计

• 作者: 袁瑞佳 谢天娇 陈超
• 来源期刊: 空间电子技术
• 关键词: LDPC译码器 部分并行 FPGA 最大迭代次数可变
• 年，卷（期）: 2015,（2）
• 所属期刊栏目: 遥感与数传
• 页码范围: 68-71
• 页数: 4页
• 字数: 3196字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-7135.2015.02.016

摘要

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法.与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能.在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源.非常适合译码性能要求高条件下实时高速译码器的设计.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	谢天娇		3	1	1.0	1.0
2	袁瑞佳		1	1	1.0	1.0
3	陈超		1	1	1.0	1.0