一款可综合全数字锁相环设计与分析

• 作者: 俞思辰 王飙 赵信 闵昊 黄永勤
• 来源期刊: 计算机工程与科学
• 学科: 工学
• 关键词: 全数字锁相环 低抖动 可综合
• 年，卷（期）: 2015,（11）
• 所属期刊栏目: 高性能计算
• 页码范围: 2030-2034
• 页数: 5页
• 分类号: TP303
• 字数: 3119字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-130X.2015.11.007

摘要

全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题.在纳米工艺下,单级反相器的最小延时已经达到10 ps以内,大大改善了全数字锁相环的抖动性能.提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析.该结构完全采用标准单元设计,最高频率可达到2.4 GHz,抖动性能达到ps级别.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王飙		5	4	1.0	2.0
2	黄永勤		5	7	2.0	2.0
3	赵信		3	7	2.0	2.0
4	俞思辰		1	0	0.0	0.0
5	闵昊		1	0	0.0	0.0