32位低功耗高速乘法器设计

• 作者: 张明英
• 来源期刊: 微处理机
• 学科: 工学
• 关键词: 低功耗 高速乘法器 基4布斯算法 操作数隔离 门控时钟 CMOS工艺
• 年，卷（期）: 2016,（1）
• 所属期刊栏目: 大规模集成电路设计、制造与应用
• 页码范围: 18-21
• 页数: 4页
• 分类号: TN409
• 字数: 1770字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-2279.2016.01.005

摘要

采用 Verilog HDL 硬件描述语言，设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计，进一步提高了乘法的运算速度。另外，在设计中加入了操作数隔离、门控时钟等低功耗设计技术，从而大幅度减少了电路功耗。采用 SMIC 0．18μm CMOS 工艺，使用 Synopsys 的 Design Compiler 工具对电路进行逻辑综合。结果显示，最坏情况下的时间延迟为3．9ns，系统时钟频率可达256MHz，功耗小于37mW。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张明英		9	11	2.0	2.0