基于改进的 Booth 编码和 Wallace 树的乘法器优化设计

• 作者: 易清明 王耿 石敏
• 来源期刊: 计算机应用与软件
• 学科: 工学
• 关键词: 乘法器 Booth 编码 部分积阵列 Wallace 树
• 年，卷（期）: 2016,（5）
• 所属期刊栏目: 软件技术与研究
• 页码范围: 13-16
• 页数: 4页
• 分类号: TP332
• 字数: 3651字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-386x.2016.05.004

摘要

针对当前乘法器设计难于兼顾路径延时和版图面积的问题，设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的 Booth 编码，生成排列规则的部分积阵列，所产生的电路相比于传统的方法减小了延时与面积；采用由改进的4－2压缩器和3－2压缩器相结合的新型 Wallace 树压缩结构，将17个部分积压缩为2个部分积只需经过10级异或门延时，有效地提高了乘法运算的速度。设计使用 FPGA 开发板进行测试，并采用基于 SMIC 0．18μm 的标准单元工艺进行综合，综合结果显示芯片面积为0．1127 mm2，关键路径延时为3．4 ns。实验结果表明，改进后的乘法器既减少了关键路径延时，又缩小了版图面积。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	石敏	暨南大学信息科学技术学院	37	149	7.0	10.0
2	易清明	暨南大学信息科学技术学院	65	288	9.0	13.0
3	王耿	暨南大学信息科学技术学院	1	8	1.0	1.0