基于FPGA的HEVC后处理CNN硬件加速器研究

• 作者: 严伟 夏珺 柴志雷 钱磊
• 来源期刊: 计算机工程与科学
• 学科: 工学
• 关键词: 高清视频编解码后处理 卷积神经网络 现场可编程逻辑门阵列 硬件实现
• 年，卷（期）: 2018,（12）
• 所属期刊栏目: 高性能计算
• 页码范围: 2126-2132
• 页数: 7页
• 分类号: TP303
• 字数: 5542字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-130X.2018.12.005

摘要

针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点, 提出一种基于现场可编程逻辑门阵列 (FPGA) 的后处理卷积神经网络硬件并行架构.提出的并行架构通过改进输入与输出缓冲的数据并发过程, 调整卷积模块整体并行度, 加快模块硬件流水.实验结果表明, 基于本文所提出的并行架构设计的CNN硬件加速器在Xilinx ZCU102上处理分辨率为176×144视频流, 计算性能相当于每秒360.5GFLOPS, 计算速度可满足81.01FPS, 相比时钟频率4GHz的Intel i7-4790K, 计算速度加快了76.67倍, 相比NVIDIA GeForce GTX 750Ti加速了32.50倍.在计算能效比方面, 本文后处理CNN加速器功耗为12.095J, 能效比是Intel i7-4790K的512.90倍, 是NVIDIA GeForce GTX750Ti的125.78倍.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	严伟	北京大学软件与微电子学院	46	301	10.0	15.0
2	柴志雷	江南大学物联网工程学院	61	462	10.0	20.0
3	钱磊		9	13	2.0	3.0
4	夏珺	江南大学物联网工程学院	5	5	2.0	2.0