基于FPGA的高速数字锁相环的设计与实现

• 作者: 熊磊 牟丹 高培军
• 来源期刊: 电子设计应用
• 关键词: 数字锁相环(DPLL) 捕获时间 FPGA VHDL
• 年，卷（期）: 2004,（12）
• 所属期刊栏目: 通信与计算机
• 页码范围: 88-90
• 页数: 2页
• 字数: 1255字
• 语种: 中文

摘要

本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA的实现方法.通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁相环的捕获性能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	熊磊	北京交通大学现代通信研究所	21	184	7.0	12.0
2	高培军	北京交通大学现代通信研究所	3	11	1.0	3.0
3	牟丹	北京交通大学现代通信研究所	3	31	3.0	3.0