基于VerilogHDL的数字加法器的设计比较与优化

• 作者: 姚文卿 董良威
• 来源期刊: 常州工学院学报
• 学科: 工学
• 关键词: 加法器 VerilogHDL 数字设计
• 年，卷（期）: 2009,（3）
• 页码范围: 34-37
• 页数: 4页
• 分类号: TN702
• 字数: 1826字
• 语种: 中文
• DOI: 10.3969/j.issn.1671-0436.2009.03.009

摘要

以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	姚文卿	常州工学院电子信息与电气工程学院	7	8	1.0	2.0
2	董良威	常州工学院电子信息与电气工程学院	18	19	2.0	3.0