埋人堆叠芯片封装结构的电学仿真和优化

• 作者: 万里兮 曹立强 李君 谢慧琴
• 来源期刊: 现代电子技术
• 关键词: 埋入堆叠芯片 S参数 延时 反射 眼图
• 年，卷（期）: 2014,（16）
• 所属期刊栏目: 电子与信息器件 -- 电子测量与仪器
• 页码范围: 138-143
• 页数: 6页
• 分类号: TN710-34
• 语种: 中文

摘要

埋入堆叠芯片技术在实现封装小型化的同时，增加了封装电学设计的复杂性。以一个数字系统为例，详细阐述了埋入堆叠芯片封装结构的电学设计过程。利用电磁仿真软件提取了该封装结构的寄生参数，并通过S参数、延时、反射分析，确定长绑定线为影响链路信号质量的关键因素，其影响直接限制了埋入堆叠芯片技术的应用范围。运用RLC传输线模型分析了长绑定线造成大的信号质量衰减的原因。最后，提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构，拓展了此技术在高速领域的应用。眼图的对比结构表明，新结构能降低链路的阻抗失配，减小信号延时，并大大改善高速信号的质量。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	曹立强	中国科学院微电子研究所	20	100	4.0	9.0
3	万里兮	中国科学院微电子研究所	22	115	5.0	10.0
4	谢慧琴	中国科学院微电子研究所	18	118	7.0	10.0
6	李君	中国科学院微电子研究所	33	494	12.0	21.0