基于FPGA的低功耗高速除法器设计

• 作者: 邢立冬
• 来源期刊: 电子世界
• 关键词: 低功耗 高速除法器 基-16算法 门控时钟
• 年，卷（期）: 2014,（6）
• 所属期刊栏目: 工程师笔记
• 页码范围: 56-56
• 页数: 1页
• 字数: 1404字
• 语种: 中文

摘要

本文介绍了一种使用可编程逻辑器件FPGA和Verilog语言实现的32位低功耗高速除法器的设计。该除法器可以实现有符号数运算和无符号数运算，主要操作有移位、比较和减法操作。设计中采用了一种新的基-16算法，该算法大幅度减少了除法运算过程中的移位操作，从而提高了除法器的运算速度。在该设计中加入了门控时钟，从而大幅度减少了动态功耗。仿真和综合结果表明其功能的正确性，运行频率最高可达530.772MHz ，功耗降低了55.98%。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邢立冬	西安邮电大学电子工程学院	17	52	4.0	5.0