基于加减交替法除法器的FPGA设计与实现

• 作者: 潘明 许勇
• 来源期刊: 科技与创新
• 关键词: FPGA 除法器 移位寄存器 加减交替法
• 年，卷（期）: 2008,（26）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 141-143
• 页数: 3页
• 分类号: TP32.2
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.26.059

摘要

设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构.仿真和实验结果均表明,该除法器运算快速、准确.FPGA时序分析表明,除法器的工作频率可到85.16MHz.该电路设计简洁、高效,可应用于嵌入式系统或工业控制中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	许勇	桂林电子科技大学计算机与控制学院	81	464	11.0	15.0
2	潘明	桂林电子科技大学计算机与控制学院	44	285	8.0	13.0