基于FPGA的快速浮点除法器IP核的实现

• 作者: 朱清智 栗素娟 阎保定
• 来源期刊: 河南科技大学学报（自然科学版）
• 学科: 工学
• 关键词: 现场可编程门阵列 EDA 快速浮点除法器 IP核
• 年，卷（期）: 2008,（6）
• 所属期刊栏目: 电工电信、自动化与计算机
• 页码范围: 34-37
• 页数: 4页
• 分类号: TP302
• 字数: 1957字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-6871.2008.06.010

摘要

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	阎保定	河南科技大学电子信息工程学院	38	222	7.0	13.0
2	朱清智	河南科技大学电子信息工程学院	10	28	3.0	4.0
3	栗素娟	河南科技大学电子信息工程学院	15	78	4.0	8.0