一种用于低功耗TDC系统基于D触发器链的TDC使能电路

• 作者: 张瑞智 陈越
• 来源期刊: 微电子学
• 学科: 工学
• 关键词: 全数字锁相环 时间数字转换器 TDC使能电路 D触发器链
• 年，卷（期）: 2015,（2）
• 所属期刊栏目: 电路与系统设计
• 页码范围: 228-232
• 分类号: TN911.8
• 语种: 中文

摘要

时间数字转换器(Time-to-Digital Converter,TDC)是全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分.针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发器链的TDC使能电路,并对TDC的结构进行改进,以降低TDC系统的功耗.采用SMIC 0.18 μm CMOS工艺对电路进行设计和仿真,仿真结果表明,TDC系统的功耗可以降低74％以上.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张瑞智	西安交通大学微电子学系	21	145	7.0	11.0
2	陈越	西安交通大学微电子学系	1	0	0.0	0.0