基于异构FPGA的卷积网络加速器

• 作者: 周锡雄 张伟俊 王建辉 钟胜
• 来源期刊: 模式识别与人工智能
• 学科: 数学
• 关键词: 卷积神经网络 现场可编程门阵列(FPGA) 加速器 并行化 定点化
• 年，卷（期）: 2019,（10）
• 所属期刊栏目: 研究与应用
• 页码范围: 927-935
• 页数: 9页
• 分类号: O235
• 字数: 6032字
• 语种: 中文
• DOI: 10.16451/j.cnki.issn1003-6059.201910007

摘要

基于神经网络的方法计算量通常十分庞大,限制方法在嵌入式场景领域的应用.为了解决这一问题,文中提出基于异构现场可编程门阵列的卷积网络加速器.采用滑动窗并行加速卷积计算过程,可同时处理不同输入、输出通道的卷积过程.同时结合网络量化过程进行8 bit定点加速器设计,降低计算资源的使用.实验表明,文中定点加速器运算速度较快,功耗较小,算法性能损失较小.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	钟胜	华中科技大学人工智能与自动化学院	16	60	4.0	7.0
2	王建辉	华中科技大学人工智能与自动化学院	8	42	4.0	6.0
3	张伟俊	华中科技大学人工智能与自动化学院	2	0	0.0	0.0
4	周锡雄	华中科技大学人工智能与自动化学院	1	0	0.0	0.0