基于DLL的3.5GHz时钟校准电路设计

• 作者: 周骏 张涛 杨俊浩 杨霄垒 苏小波
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 时钟校准 延迟锁相环 数模转换器 占空比调制
• 年，卷（期）: 2019,（12）
• 所属期刊栏目: 电路设计
• 页码范围: 23-27
• 页数: 5页
• 分类号: TN402
• 字数: 1676字
• 语种: 中文
• DOI: 10.16257/j.cnki.1681-1070.2019.1205

摘要

设计了一种基于某65 nm CMOS工艺的3.5 GHz时钟校准电路,应用于高速高精度DAC中.该电路采用延迟锁相环结构,优化DAC内部的数字和模拟通路时钟信号,使数据在3.5 GHz速率下完成正确转换,有效提高了系统时钟的稳定性.电源电压为1.2 V/3.3 V,时钟相位调节精度为2 ps/LSB,目标锁定相位可调,带有时钟占空比调制功能,最大功耗小于60 mW.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨俊浩		1	0	0.0	0.0
2	杨霄垒		1	0	0.0	0.0
3	张涛		1	0	0.0	0.0
4	苏小波		1	0	0.0	0.0
5	周骏		1	0	0.0	0.0