基于最小和算法的QC-LDPC译码器的FPGA实现

• 作者: 李剑凌 陈斌杰
• 来源期刊: 应用科技
• 学科: 工学
• 关键词: QC-LDPC码 吞吐率 译码器 迭代译码 分层译码 最小和算法 WIMAX标准 FPGA
• 年，卷（期）: 2020,（5）
• 所属期刊栏目: 现代电子技术
• 页码范围: 35-40
• 页数: 6页
• 分类号: TN911.22
• 语种: 中文
• DOI: 10.11991/yykj.201911024

摘要

为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率,本文针对QC-LDPC码校验矩阵的结构特性设计一种层间流水线结构译码器.该译码器对译码策略和校验节点更新结构进行优化,克服了传统分层译码并行所带来的数据冲突问题;各分层之间的迭代译码非串行进行,校验节点和变量节点可并行计算,有效地提高译码器的资源利用率;校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短,分层最小和算法加快了迭代译码的收敛速度,压缩了单次迭代所需时间.本文以WIMAX标准(2304,1152)QC-LDPC码为例,以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于最小和算法的QC-LDPC译码器.结果表明,当译码器工作频率为200 MHz、迭代次数为10次时,吞吐量可达到1 Gbit/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈斌杰		2	0	0.0	0.0
2	李剑凌		1	0	0.0	0.0