基于Verilog HDL的并行序列检测器设计

• 作者: 李红科 王庆春
• 来源期刊: 电子测试
• 关键词: Verilog HDL 状态机 序列检测器
• 年，卷（期）: 2020,（17）
• 所属期刊栏目: 设计与研发
• 页码范围: 23-25,8
• 页数: 4页
• 语种: 中文

摘要

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路.本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现"10010"时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王庆春		20	72	5.0	8.0
2	李红科		2	6	1.0	2.0