基于FPGA的高速Viterbi译码器设计与实现

• 作者: 宋文涛 徐友云 阮铭
• 来源期刊: 电讯技术
• 学科: 工学
• 关键词: 电路与器件 Viterbi译码器 信道译码器
• 年，卷（期）: 2001,（1）
• 所属期刊栏目: 研究与开发
• 页码范围: 96-99
• 页数: 4页
• 分类号: TN91
• 字数: 2400字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-893X.2001.01.023

摘要

Viterbi算法是卷积码最常用的译码算法.在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Vite出i译码器成为新的课题.本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活的片内存储和逻辑单元配置方法相结合,发挥出最佳效率.用本算法在32MHz时钟下实现的256状态Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Turbo译码单元等集成在单片FPGA上,形成单片信道译码单元.