基于FPGA的咬尾卷积码编码器的实现

• 作者: 张向东 王润荣 许兵舰
• 来源期刊: 电子科技
• 学科: 工学
• 关键词: 咬尾卷积码 Verilog HDL IEEE 802.16e
• 年，卷（期）: 2007,（11）
• 所属期刊栏目: 图像·编码与软件
• 页码范围: 55-58
• 页数: 4页
• 分类号: TN913
• 字数: 2573字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-7820.2007.11.015

摘要

在阐述咬尾卷积码编码器基本工作原理的基础上,提出了基于Verilog HDL语言设计(2,l,6)咬尾卷积码编码器的方法.给出了利用现场可编程门阵列器件设计的咬尾卷积码编码器电路,并进行了编译和波形仿真,综合后下载到FlGA芯片Stratix Ⅱ Gx:EP2sGX9OFF1508C3中,测试结果表明该编码器具有实际的使用价值,更重要的是提高了无线通信系统的数据传输质量.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张向东	西安电子科技大学通信工程学院	19	121	6.0	10.0
2	王润荣	西安电子科技大学通信工程学院	2	4	1.0	2.0
3	许兵舰	西安电子科技大学通信工程学院	1	4	1.0	1.0