大约束度Viterbi译码器中路径存储单元的设计

• 作者: 王春光 陈新
• 来源期刊: 现代电子技术
• 关键词: Viterbi译码器 加比选单元 路径度量存储 FPGA
• 年，卷（期）: 2007,（13）
• 所属期刊栏目: 通信设备
• 页码范围: 51-54
• 页数: 4页
• 分类号: TN911.21
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2007.13.018

摘要

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用.用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾.基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈新	福州大学物理与信息工程学院	124	559	12.0	16.0
2	王春光	福州大学物理与信息工程学院	1	3	1.0	1.0