基于VMM验证方法学的MCU验证环境

• 作者: 朱思良
• 来源期刊: 中国集成电路
• 学科: 工学
• 年，卷（期）: 2011,（1）
• 所属期刊栏目: 测试
• 页码范围: 53-59
• 分类号: TN402
• 字数: 4642字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-5289.2011.01.010

摘要

随着systemVerilog成为IEEE的P1800规范,越来越多的项目开始采用基于systemVerilog的验证方法学来获得更多的重用扩展性、更全面的功能覆盖率,以及更合理的层次化验证结构.本文主要提出了一种基于SystemVerilog的VMM验证方法学的验证环境.在这个验证环境中,验证了一个8位的MCU,这个MCU主要应用在数据卡项目中,主要特点是时钟周期与指令周期相等,并且相对于标准MUC指令需要时钟周期较少.通常验证MCU都会应用以前的16进制代码读入ROM中,通过仿真观察波形以及输出来确认功能正确,每次只能根据实际应用程序测试对应的一部分MCU功能,缺少一个量化的指标,而且每次改动MCU,需要重新检查结果,效率比较低,而且验证质量无法保证.这里实现了用SystemVerilog来搭建一个基于VMM验证方法学的可移植、重用、扩展、完全自动检查、具有层次化结构的MCU验证平台.这里运用了VMM方法学,设计了一个层次化的验证结构,可以较简单地移植并验证其他类型的MCU,抽象了MCU指令,并且通过约束产生随机指令激励,可以实现遍历所有指令以及地址,另外功能覆盖率模型帮助能够收集并监测覆盖率.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	朱思良		1	14	1.0	1.0