SOC芯片的可测试性设计与功耗优化

• 作者: 任威丽 林平分 陈志强
• 来源期刊: 电子科技
• 学科: 工学
• 关键词: 可测试性设计 低功耗设计 故障覆盖率
• 年，卷（期）: 2012,（8）
• 所属期刊栏目: 电子·电路
• 页码范围: 23-25
• 页数: 3页
• 分类号: TN702
• 字数: 2703字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-7820.2012.08.008

摘要

介绍了数字集成电路可测试性设计与测试覆盖率的概念，针对一款电力网通信芯片完成了可测试性设计，从测试的覆盖率、功耗等方面提出了优化改进方案，切实提高了芯片的测试覆盖率，缩减了测试时间和成本，降低了测试功耗，同时保证了芯片测试的可靠性，最终使芯片顺利通过量产测试。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	林平分	北京工业大学嵌入式系统重点实验室	92	254	8.0	12.0
2	任威丽	北京工业大学嵌入式系统重点实验室	2	6	1.0	2.0
3	陈志强	北京工业大学嵌入式系统重点实验室	1	6	1.0	1.0