基于深亚微米工艺长互连线延迟优化的设计方法研究

• 作者: 刘畅 徐实 李仁发 王耀 胡逸騉 赵振宇
• 来源期刊: 湖南大学学报（自认科学版）
• 关键词: 物理设计 预布局 长线优化 EDA 优化时序
• 年，卷（期）: 2015,（4）
• 所属期刊栏目: 电气和信息工程
• 页码范围: 85-92
• 页数: 8页
• 分类号: TP302.4
• 语种: 中文

摘要

随着SoC方法学的使用,集成电路越来越复杂,设计规模越来越大,连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法,即优化关键单元的布局,并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距,指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28 nm工艺下,在间距200μm～250μm时插入8倍驱动(×8)规格的反相器(缓冲器)时效果最好.其次,将互连线上的缓冲器换成反相器,互连延迟能降低10％.第三,使用更宽的走线能使长互连线延时再降低20～30 ps.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李仁发	湖南大学信息科学与工程学院	468	4582	30.0	44.0
2	徐实	湖南大学信息科学与工程学院	3	2	1.0	1.0
3	赵振宇	湖南大学信息科学与工程学院	1	1	1.0	1.0
4	王耀	湖南大学信息科学与工程学院	1	1	1.0	1.0
5	刘畅	湖南大学信息科学与工程学院	17	167	8.0	12.0
6	胡逸騉	湖南大学信息科学与工程学院	1	1	1.0	1.0