基于40nm超大规模SoC芯片存储器测试电路设计与实现

• 作者: 成建兵 蔡志匡 陈冬明
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 可测性设计 存储器测试 内建自测试 故障模型 测试算法
• 年，卷（期）: 2017,（4）
• 所属期刊栏目: 固态电子器件及材料
• 页码范围: 813-818
• 页数: 6页
• 分类号: TN407
• 字数: 3133字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2017.04.007

摘要

针对超大规模SoC(System on Chip)芯片中存储器的测试需求,首先分析存储器测试中存在的主要问题,包括新故障模型和新算法的需求、对电路性能的影响、以及测试成本的增加等.针对上述问题,存储器测试电路设计中,综合考虑PPA(Power Performance Area)等多个设计因素优化测试电路,包括BIST(Build-in-Self Test)电路布局、数量、时序、存储器布图规划等.最后在一款40 nm量产SoC芯片上,应用Mentor Graphics公司LV(Logic Vision)流程实现了测试电路设计,实验结果证明本方案的可行性和有效性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈冬明	南京邮电大学电子科学与工程学院	2	2	1.0	1.0
2	成建兵	南京邮电大学电子科学与工程学院	9	7	2.0	2.0
3	蔡志匡	南京邮电大学电子科学与工程学院	9	7	2.0	2.0