基于Karatsuba和Vedic算法的快速单精度浮点乘法器

• 作者: 易清明 符清杆 石敏 骆爱文 陈嘉文
• 来源期刊: 电子科技大学学报
• 关键词: Karatsuba算法 乘法运算 最大运行时钟频率 单精度浮点乘法器 Vedic算法
• 年，卷（期）: 2021,（3）
• 所属期刊栏目: 通信与信息工程|Communication and Information Engineering
• 页码范围: 368-374
• 页数: 7页
• 分类号: TP332
• 语种: 中文
• DOI: 10.12178/1001-0548.2020161

摘要

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器.该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度.仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍.