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摘要:
现有的各通信系统中卷积码的约束长度各不相同.为充分利用现有资源很有必要研究多约束长度的Viterbi译码器.基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题.主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题.
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内容分析
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文献信息
篇名 基于FPGA的多约束长度Viterbi译码器
来源期刊 应用科技 学科 工学
关键词 Viterbi译码 多约束长度 多码速率
年,卷(期) 2004,(5) 所属期刊栏目 电子工程
研究方向 页码范围 28-30
页数 3页 分类号 TN609
字数 1598字 语种 中文
DOI 10.3969/j.issn.1009-671X.2004.05.010
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 赵旦峰 哈尔滨工程大学信息与通信工程学院 160 583 11.0 15.0
2 齐金月 哈尔滨工程大学信息与通信工程学院 3 8 2.0 2.0
3 赵崇辉 哈尔滨工程大学信息与通信工程学院 5 61 3.0 5.0
传播情况
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引文网络
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2012(1)
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研究主题发展历程
节点文献
Viterbi译码
多约束长度
多码速率
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
应用科技
双月刊
1009-671X
23-1191/U
大16开
哈尔滨市南通大街145号1号楼
14-160
1974
chi
出版文献量(篇)
4861
总下载数(次)
7
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