2,1,7卷积码Viterbi译码器的一种设计方案

• 作者: 李晓刚 蔡德林
• 来源期刊: 信息技术
• 学科: 工学
• 关键词: 卷积码 Viterbi译码器 FPGA
• 年，卷（期）: 2008,（1）
• 所属期刊栏目: 应用技术
• 页码范围: 41-44
• 页数: 4页
• 分类号: TN911
• 字数: 3635字
• 语种: 中文
• DOI: 10.3969/j.issn.1009-2552.2008.01.013

摘要

卷积码在通信系统中得到了极为广泛的应用.其中约束长度K=7,码率为1/2和1/3的Odenwalder卷积码已经成为商业卫星通信系统中的标准编码方法.提出了一种(2,1,7)卷积码Viterbi译码器的设计方案,该译码器采用全并行结构的加/比/选模块和回溯法以提高译码速度,重点介绍了幸存路径存储与交换单元的设计与实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李晓刚	安徽大学电子科学与技术学院	2	8	1.0	2.0
2	蔡德林	安徽大学电子科学与技术学院	5	19	3.0	4.0