一款900VVDMOS的VLD终端结构设计

• 作者: 冯全源 吴克滂 高晓蓉
• 来源期刊: 电子元件与材料
• 学科: 工学
• 关键词: 功率器件 终端 VLD 掺杂曲线 耐压 可靠性
• 年，卷（期）: 2015,（2）
• 所属期刊栏目: 研究与试制
• 页码范围: 43-46
• 页数: 4页
• 分类号: TN386
• 字数: 2515字
• 语种: 中文
• DOI: 10.14106/j.cnki.1001-2028.2015.02.011

摘要

采用横向变掺杂（Varied Lateral Doping, VLD）终端设计，通过推导菲克第二定律得到了线性变化的P阱掺杂曲线边端，并讨论了线性掺杂曲线与终端耐压之间的关系，最终在此基础上设计了一款900 V VDMOS功率器件。在140μm终端长度上仿真实现了947 V的耐压，且最大表面电场强度为1.65×105 V/cm，有效提高了终端的可靠性；与传统功率器件的制造工艺兼容，同时没有增加额外的掩膜与工艺步骤。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	冯全源	西南交通大学微电子研究所	261	1853	19.0	26.0
2	高晓蓉	西南交通大学物理科学与技术学院	220	1956	23.0	34.0
3	吴克滂	西南交通大学微电子研究所	2	8	2.0	2.0