条件推测性十进制加法器的优化设计

• 作者: 刘伟强 崔晓平 王书敏 董文雯
• 来源期刊: 电子与信息学报
• 学科: 工学
• 关键词: 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器
• 年，卷（期）: 2016,（10）
• 所属期刊栏目: 论文
• 页码范围: 2689-2694
• 页数: 6页
• 分类号: TN431.2
• 字数: 3406字
• 语种: 中文
• DOI: 10.11999/JEIT151416

摘要

随着商业计算和金融分析等高精度计算应用领域的高速发展，提供硬件支持十进制算术运算变得越来越重要，新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路，给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程，并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在ModelSim平台上进行了仿真验证，在Nangate Open Cell 45nm标准工艺库下，通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较，综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘伟强	南京航空航天大学电子信息工程学院	10	102	6.0	10.0
2	崔晓平	南京航空航天大学电子信息工程学院	11	33	4.0	5.0
3	王书敏	南京航空航天大学电子信息工程学院	2	3	1.0	1.0
4	董文雯	南京航空航天大学电子信息工程学院	2	3	1.0	1.0