基于FPGA的进位存储大数乘法器的改进与实现

• 作者: 张晓楠 董秀则 高献伟
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 大数乘法 串并混合结构 多次迭代 现场可编程门阵列
• 年，卷（期）: 2017,（21）
• 所属期刊栏目: 理论与研发
• 页码范围: 58-61
• 页数: 4页
• 分类号: TP312
• 字数: 3047字
• 语种: 中文
• DOI: 10.3778/j.issn.1002-8331.1606-0358

摘要

提出了一种基于FPGA的进位存储的大数乘法器的改进算法,该算法采用串并混合结构可以在一个时钟内完成多次迭代计算,减少了完成一次运算的时钟数,因此有效地提高了大数乘法器的速度.最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现,给出了192位、256位以及384位的乘法器性能分析,其中,192位可达到0.18μs,256位达到0.27μs,384位达到0.59μs,速度上都提高了3.5倍左右.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	董秀则	北京电子科技学院电子系	17	35	4.0	5.0
2	高献伟	西安电子科技大学通信工程学院	36	111	6.0	9.0
6	张晓楠	西安电子科技大学通信工程学院	2	1	1.0	1.0