大整数除法器硬件电路研究与实现

• 作者: 王德明 骆开庆
• 来源期刊: 华南师范大学学报（自然科学版）
• 学科: 工学
• 关键词: 除法器 大整数 VLSI电路
• 年，卷（期）: 2020,（4）
• 所属期刊栏目: 计算机科学与软件工程
• 页码范围: 114-119
• 页数: 6页
• 分类号: TP3-0|TN47
• 字数: 4346字
• 语种: 中文
• DOI: 10.6054/j.jscnun.2020069

摘要

为加快传统的大整数除法的运算速度,提出了一种适合硬件实现的低功耗大整数除法快速算法,在此基础上设计了一个低功耗大整数除法器硬件电路:将2个大整数分别存储在独立的随机访问存储器中,结合控制器和状态机,以实现高速数据读取和计算.所提出的除法器具备高速和低功耗特性,且支持多种位宽的除法以及求模运算,最高可支持4096位的被除数以及2048位的除数.使用130 nm CMOS工艺,从面积、功耗和速度方面对大整数除法器硬件电路进行分析,结果表明:该除法器的主频最高可达125 MHz,总面积为0.12 mm2,每兆赫兹消耗的功耗为10μW.