高速流水线浮点加法器的FPGA实现

• 作者: 王典洪 王晓莉 黄伟
• 来源期刊: 电子元器件应用
• 学科: 工学
• 关键词: 浮点加法器 IEEE 754 单精度浮点数 流水线 FPGA
• 年，卷（期）: 2009,（4）
• 页码范围: 62-65
• 页数: 4页
• 分类号: TN918.1

摘要

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证，该设计运算精度可达104，而且设计结构合理，可用于中高速信号处理系统之中。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王典洪	中国地质大学机械与电子信息学院	96	711	15.0	22.0
2	黄伟	中国地质大学机械与电子信息学院	14	109	6.0	10.0
3	王晓莉	中国地质大学机械与电子信息学院	6	6	2.0	2.0