一种SoC片上调试与可测性的整合设计

• 作者: 虞致国 魏敬和
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 片上调试 JTAG 系统芯片 可测性设计 扫描链
• 年，卷（期）: 2010,（2）
• 所属期刊栏目: 电路设计
• 页码范围: 20-22,34
• 页数: 4页
• 分类号: TP306|TN407
• 字数: 1533字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-1070.2010.02.005

摘要

随着SoC的复杂度和规模的不断增长,SoC的片上调试与可测性变得越来越困难和重要.片上调试与可测性都是系统芯片设计的重要组成部分.文章针对某款32位SoC,充分利用CPU核原有的调试结构,提出一种可测试系统与调试系统的一体化结构设计,并针对不同的模块利用不同的测试策略.基于JTAG端口,该结构能够进行系统程序的调试、边界扫描的测试、扫描链的测试、嵌入式SRAM的内建自测试,同时有效地降低了电路逻辑规模,实现了在测试覆盖率和测试代价之间的一个有效折衷.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	虞致国	中国电子科技集团公司第五十八研究所	30	143	6.0	10.0
2	魏敬和	中国电子科技集团公司第五十八研究所	69	261	7.0	13.0