FPU加法器的设计与实现

• 作者: 田祎 颜军
• 来源期刊: 电子设计工程
• 学科: 工学
• 关键词: 浮点运算 加法器 设计 VHDL 状态机
• 年，卷（期）: 2012,（12）
• 所属期刊栏目: 计算机技术与应用
• 页码范围: 13-15,20
• 页数: 4页
• 分类号: TP332
• 字数: 3438字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-6236.2012.12.004

摘要

浮点运算器的核心运算部件是浮点加法器，它是实现浮点指令各种运算的基础，其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法，通过VHDL语言在QuartusⅡ中进行设计和验证，此加法器通过状态机控制运算，有效地降低了功耗，提高了速度，改善了性能。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	田祎	商洛学院计算机科学系	33	45	4.0	4.0
2	颜军	商洛学院计算机科学系	8	4	1.0	1.0